一、Research of Board-Level BIT Technology Based on Boundary-Scan Architecture（论文文献综述）
武海龙[1]（2021）在《集成电路芯片安全性自动化检测技术研究》文中认为随着集成电路及微电子技术的发展,集成电路芯片作为信息的载体应用在各种领域。集成电路芯片测试包括功能、性能、可靠性及安全性等测试。当前国家对网络空间安全越来越重视,而芯片作为硬件设备的核心部件,其安全性决定了一个设备或者系统的安全性,根据应用领域不同,如果芯片的安全出问题,可能威胁到个人、社会乃至国家安全。所以进行集成电路芯片的安全检测评估是保证网络空间安全的重要过程。在集成电路芯片安全性检测中,芯片的测试接口的安全性是评估芯片是否安全的一个尤为重要的因素。随着集成电路系统测试的发展,在芯片层级,几乎所有的MCU、FPGA芯片都使用JTAG接口作为嵌入软件的编程控制、固件升级和动态调试等接口通道。这使得JTAG接口的功能非常强大,同时对芯片和设备的安全性有非常大的影响,因为JTAG的存在,可能为攻击者提供了一条可以绕开设备级安全机制的“隐蔽通道”,甚至可以作为“后门”被利用。本文基于边界扫描测试技术及JTAG接口研究,开展了集成电路芯片安全性检测技术研究,设计实现了基于JTAG接口的边界扫描自动测试平台。以满足JTAG接口未知指令自动化检测,能够向芯片快速、遍历式发送各种指令组合码,并提供芯片能量侧信道信息采集接口,为后续侧信道分析提供数据支撑。论文主要工作包括:1、集成电路芯片JTAG接口探测技术研究。基于对JTAG接口工作原理的研究,分析探测方法,根据需求设计探测套件,包括:物理探测,用于辅助探测未标注的JTAG接口;指令探测,用于探测指令寄存器长度,识别芯片IDCODE等;数据探测,用于完成对JTAG芯片内部数据寄存器的长度和内容信息的探测等。2、基于JTAG接口的自动化检测技术研究,设计边界扫描测试上位机软件。基于对JTAG指令特征和IEEE 1149系列标准的研究,结合FPGA JTAG接口数据通信原理,设计PC上位机软件,实现具备筛选指令文件、再构造指令文件等基本功能,可灵活的对JTAG接口发送各种指令,监测返回值,实现自动化检测。可以自动扫描指令空间中所有的指令,通过观测返回值信息,找到有效的JTAG接口指令,参考或对照公开的指令集、用户手册或BSDL等其他相关文件,与原有指令特征库数据对比匹配,来发现JTAG接口指令集说明文档未公开的指令。3、基于JTAG接口的侧信道能量波形采集技术研究,设计实现JTAG接口芯片的侧信道信息采集模块,集成能量信号采集电路,为波形采集提供触发信号和能量信号,与示波器配合,可以采集被测设备上JTAG接口芯片能量变化信号曲线,为后续侧信道安全性分析提供数据支撑。
张玮琦[2]（2021）在《一种通信装备Built-In Test技术研究与实现》文中研究表明信息技术与半导体工艺的日益发展,在提高装备性能的同时也使其自身复杂性不断增加。为保证装备维修性、可靠性、可用性以及战备完好性等指标,故障诊断测试也历经了由简单到先进、由外部到机内的发展阶段,可测性设计也成为装备设计初期需注重的关键环节。基于上述背景,本文对一种通信装备的机内测试技术进行研究与实现,设计了一种面向通信装备故障诊断测试的BIT（Built-In Test）硬件平台。主要研究内容如下:1.根据GJB2547A-2012中对机内测试的规范要求,以及对通信装备的各模块电路及功能进行分析,建立起通信装备的机内测试系统的基本模型。针对不同模块电气特性以及待测信号的参数区别,对机内测试系统的测试点进行选取,并选择相应的测试参数以及测试方法。2.基于IEEE 1149.5中的模块测试及维护总线（Module Testing and Maintenance bus,MTM bus）,对BIT测试系统架构进行设计,实现主系统与分级测试系统单元之间的广播通信、主系统与上位机的通信以及故障显示等功能。3.针对测试模型中所得的无源测试点的测试需求,设计了射频BIT和中频BIT电路。考虑到BIT的约束条件,对单量程宽频带的无源测试结构进行设计,并验证其可行性。4.针对测试模型中所得的有源测试点需求,基于IEEE 1149.1协议标准,设计了数字BIT分系统,实现了对数字芯片的边界扫描测试功能。最后使用标准信号源模拟通信装备中待测测试点处信号,通过上位机软件下发测试命令,对设计的测试平台性能指标进行模拟测试验证。
程杰[3]（2021）在《基于边界扫描测试链路的故障注入软件设计与实现》文中进行了进一步梳理随着社会的高速发展与进步,电路与系统的可靠性与容错性越来越受到开发人员的关注,在系统的容错性评价中,故障注入技术因其便捷、快速、有效而被越加广泛地被运用。传统的基于边界扫描测试理论的故障注入方法往往需要结合边界扫描硬件控制器来收发指令或数据,通过修改总线、寄存器和内存的数据达到故障注入的目的,而因为需要硬件配合,导致方法较复杂,硬件成本高昂,涉及到软硬件指令,时序繁复。针对上述存在的问题,本文在某部级项目“XXX装备故障诊断系统研制”的支持下,由实际中产生的问题而研究出一种基于边界扫描测试链路的故障注入方法,并设计出具体的软件,该故障注入方法不依赖硬件控制器,故障注入方便快捷,降低了成本。论文主要进行了以下工作:（1）设计软件总体流程方案。本软件划分为网表文件和边界扫描文件处理模块、透明元件模型与边界扫描测试链路生成模块、故障注入与优化模块。软件通过相关文件信息生成边界扫描测试链路模型,根据链路信息对不同的网络进行分类,根据不同的网络修改网络架构,生成新的网络结构,模拟互连短路故障的故障注入。（2）设计实现文件处理模块。深入研究分析了网表文件和边界扫描文件的格式与相关规范,根据不同文件的特点,设计出采用正则表达式匹配关键段落的办法去获取相关信息,研究出了版本通用的解析处理方案。（3）创建透明元件模型,设计数据库表,设计并实现生成边界扫描测试链路模型的算法。研究透明元件的概念和特点,并以约定格式保存透明元件模型,创建透明元件库;建立了数据库的结构模型,设计存储数据的数据库表;提出并实现生成边界扫描测试链路模型的算法,包括单链的生成与多链的生成。（4）提出了一种新的故障注入方法,并用软件设计与实现。本文的故障注入方法是利用边界扫描测试链路作为可测性设计的主干地位,将电路板上的网络根据链路信息以及引脚信息,对网络进行分类,然后对不同类别的网络实施故障注入。故障注入是改变原有的网络结构,按照一定规则重新组合网络,以模拟永久性的互连短路故障。最后还设计了优化故障注入点的推荐算法,以优化故障注入。（5）对软件功能进行测试与验证。以实际电路板为测试实例,对软件不同模块的功能进行了多次测试验证,故障注入模块的验证采用了两种不同的边界扫描测试系统并实施多种不同方式的故障注入来验证注入的效果,注入故障均得到成功检测。测试结果说明故障注入软件功能完善,软件的故障注入效果与跳线帽、拨码开关一致,故障注入结果可靠。
王原[4]（2021）在《数模混合电路边界扫描测试软件的设计与实现》文中认为随着电路板集成度的不断提高,传统测试方法已经难以满足高密度电路板的测试需求,边界扫描技术的出现为解决高密度电路板的测试问题提供了强有力的手段。边界扫描技术发展至今,已形成了一套完善的测试理论体系,包含IEEE1149.1、IEEE 1149.4、IEEE 1149.5、IEEE 1149.6、IEEE 1149.7等通用标准。国外对边界扫描技术的研究起步较早,已研制出了用于边界扫描测试的软件产品。由于存在技术封锁,国内虽然也研制出了用于边界扫描测试的软件,但与国外成熟的产品相比仍存在一定差距。因此,开发测试功能多样、具有自主知识产权的边界扫描测试软件具有重要意义。本文以实际项目“xxx装备故障诊断系统研制”为工程背景,对数模混合电路边界扫描测试软件的设计与实现进行了研究,本文的主要研究内容包括:1.软件总体方案的设计。本文对软件进行了需求分析,从软件应具备的功能出发,设计了软件的总体结构,将软件划分为三个功能模块:测试文件解析模块、数字电路诊断模块、数模混合芯片AD/DA诊断模块,并根据测试需求设计了工程配置文件与用户图形界面。2.测试文件解析方法的研究与实现。本文介绍了边界扫描链路、可测网络等理论,分析了测试文件的格式,研究了从网表文件、BSDL文件中获取可测网络信息的方法以及从PCB报表文件中获取各器件管脚间距离信息的方法,编写程序实现了测试文件解析方法。3.数字电路边界扫描诊断方法的研究与实现。本文提出了基于遗传算法的结构测试向量生成算法,通过仿真分析,对比了该算法与其他算法的紧凑性指标和完备性指标,验证了该算法的有效性。将该算法和三种经典算法集成到了软件的数字电路诊断模块中,编写程序实现了软件的测试向量生成功能与测试结果诊断功能。4.数模混合芯片AD/DA边界扫描诊断方法的实现。本文介绍了适用于AD/DA边界扫描测试的扫描链路、测试向量生成算法,编程实现了基于IEEE1149.1标准的数模混合芯片AD/DA的测试方法,弥补了现有商用边界扫描测试软件由于被测芯片不支持IEEE 1149.4标准而导致的无法通过该标准实现数模混合电路测试的不足。5.软件的测试与验证。在项目搭建的测试验证系统中,对软件的测试文件解析模块、数字电路诊断模块、数模混合芯片AD/DA诊断模块进行了功能测试。在数字电路测试板和混合电路测试板上随机注入故障并用软件进行故障诊断,重复进行40组实验后,用点估计与区间估计方法分别计算了测试的故障检测率与故障隔离率,结果表明,故障检测率与隔离率均达到项目指标要求,验证了本文软件的有效性。
孟令康[5]（2021）在《基于软硬件协同设计的车牌识别SoC系统》文中指出新世纪以来,人工智能技术发展迅速,不断改变着社会生产和人民生活的方式,其中典型的便是车牌识别技术。车牌识别技术首先采集车牌图像,通过专门的图像处理系统处理后抽取目标特征,获得识别结果,该技术目前广泛应用在交通管理、警务管理、智能小区管理、自动化收费等领域。与此同时,车牌识别技术面临新的挑战。近年来新能源汽车逐渐普及,但新能源汽车车牌在车牌大小、车牌底色和字符数量上都与传统车牌有着显着的不同,车牌识别系统需要可以统一识别混合车牌;同时随着车牌识别算法复杂度的增加和图像分辨率的提高,单独的处理器系统完成识别任务愈加艰难,所以需要基于软硬件协同技术将车牌识别算法分别部署在处理器系统和可编程逻辑资源上,实现算法的硬件加速,构建性能更加的车牌识别系统。本文首先总体介绍了车牌识别系统的工作流程和原理,将车牌识别系统分为图像采集、图像预处理、车牌定位、字符分割、字符识别和结果输出6个模块;同时介绍了软硬件协同设计方法,着重说明了软硬件模块划分原则。以此为基础,通过分析车牌识别系统中不同模块的特点,为图像预处理模块和字符识别模块采用硬件设计,为车牌定位模块和字符分割模块采用软件设计。基于软硬件划分结果,使用AXI总线实现PS与PL互联,构建了车牌识别SoC系统的整体架构。车牌识别SoC系统中的硬件设计模块,基于Verilog进行RTL级电路设计。其中图像预处理模块基于深度流水线思想,实现了灰度处理、中值滤波、图像增强和二值化处理的电路设计;字符识别模块基于卷积神经网络硬件加速器实现,汉字和数字字母采用网络参数不同网络结构相同的改进的Le Net-5神经网络进行识别,完成了卷积层、池化层、全连接层和分类器的电路实现。车牌识别SoC系统中的软件设计模块,基于嵌入式Linux系统运行Open CV函数库实现。其中车牌定位模块首先将车牌图像划分成不同的连通域,然后通过先验知识实现车牌区域提取,最后通过车牌倾斜校正和边界定位得到只含有字符信息的车牌图像;字符分割模块首先通过区分车牌类型,然后对混合车牌采用不同的模板进行字符分割,并通过评估分割效果进而调整字符边界,最后将单个字符图像标准化到32x32大小。最后基于Zedboard硬件开发平台搭建了车牌识别SoC系统,采用600张不同种类的车牌测试样本进行功能测试和性能测试,功能测试结果证明车牌识别SoC系统可以完成混合车牌的统一识别任务,性能测试结果表明车牌识别SoC系统在图片分辨率较佳,小角度倾斜的车牌识别时正确率较高,系统运行时间比纯软件实现时减少50%以上,最终车牌识别SoC系统的识别准确率为95.1%,识别时间为0.821s,满足项目要求。
刘建文[6]（2020）在《基于FPGA的主板状态监测装置设计与实现》文中研究表明随着集成电路（Integrated Circuit,IC）工艺规模的越来越小和芯片集成规模越来越庞大,集成电路的设计技术得到了迅速的发展。随着集成电路技术向深亚微米甚至纳米级的发展,以及多核处理器体系结构的不断完善,处理器内部的数字逻辑和集成IP核的数量越来越多,这不仅对处理器的设计提出了更高的要求,但也给处理器测试带来了巨大的挑战。为测试而设计（DFT）作为一种解决这些测试问题的设计方法,受到业界的强烈关注。目的是在芯片正常功能不受到影响的前提下,在芯片设计过程中将芯片的测试问题一并考虑,通过在标准功能以外增加额外的测试电路来提高芯片的可测性,从而降低测试成本。本文针对项目组开发的处理器芯片设计了一款状态监控装置,并验证了其对处理器的辅助调试功能。为达到芯片的测试目标并提高其可测性,使用Xilinx Zynq-7000 FPGA设计了一块硬件调试开发板,并实现了通过JTAG接口监测处理器测试过程中运行状态及获取相关寄存器的值等功能。本文中所开发的板卡有很强的实用性,可以大大提高解决处理器缺陷的效率和准确性。最后,对上述状态监控装置的设计进行了处理器调试模式、数据转储、片上系统调试等功能的验证,确定各调试组件的设计满足需求,为处理器芯片的调试工作提供了有力支持,并对后续要支持的功能开发进行了展望。
钟秋霞[7]（2020）在《一种通信设备机内测试系统的软件设计》文中进行了进一步梳理相较于传统的通过外部测试仪器对设备进行离线测试,机内测试（BIT）能够在设备内部进行故障检测,并将故障定位到外场或内场可更换单元,进而快速地完成对故障单元的更换,保障装备的作战能力。本文从机内测试的角度设计了一种应用于通信设备故障诊断的机内测试系统的软件,该软件平台通过软件界面的参数设置对硬件被测电路发送测试命令控制硬件执行测试任务,能够对硬件电路返回的测试数据进行收集分析处理,实现对模拟信号参数测量与数字电路边界扫描测试。论文在需求分析基础上给出软件整体方案设计,然后分章节详细介绍了各个功能模块的设计实现过程。论文的主要研究内容如下:1.模拟BIT电路的信号参数测量及显示。该部分包括对射频模块、中频模块、低频模块的参数测量,针对不同测量对象、不同测试模式,机内测试系统软件设计了模拟BIT各类型控制命令及参数,实现了对射频信号的频率、功率参数的大量程测量,中频FM、AM信号的调制参数测量,以及8通道低频信号参数测量。同时,根据用户设定允许范围,对测量结果进行判决和下发。2.数字BIT集成电路边界扫描测试功能。通过对边界扫描技术研究,以及对集成电路器件BSDL文件、PCB电路网表文件规范的分析与处理的基础上,软件实现了被测电路边界扫描信息与网络连接关系提取,进而获得电路板可测网络,以及测试矢量与构建边界扫描链路的自动生成等任务,应用层通过发送数字BIT控制命令,快速实现数字集成电路的故障测试及诊断功能。3.机内测试系统的软件界面设计。根据测试需求设计仪器界面控制界面,通过用户操作生成对应BIT控制命令控制被测电路执行测试任务,以及模拟BIT测试结果、数字BIT测试结果的实时显示,实现了良好的人机交互功能。本设计的通信设备机内测试系统软件在硬件平台上进行了程序调试与功能验证,各个功能模块均可正确、有效工作,达到了设计的预期效果。
田肖[8]（2020）在《一种通信设备机内测试系统的硬件电路设计》文中指出随着信息技术和半导体工艺的发展与进步,装备中集成电路的占比越来越高。为了保证装备的可靠性及安全性,可测性设计成为电路设计中必须考虑的一个步骤。通信系统作为直接决定装备能否正常工作的核心模块,因此设计针对通信设备的机内测试系统十分必要。机内测试的目的是将故障定位到外场或内场可更换单元,进而快速的完成对故障单元的更换,保障装备的作战能力。本文基于以上背景,从机内测试的角度研究了通信设备的内部构成,设计了一种应用于通信设备故障诊断的机内测试系统的硬件平台。所设计的机内测试系统融合了数字电路的边界扫描测试方式与传统模拟信号参数测量方式,主要研究内容如下:1.通过分析机内测试的特点以及通信设备的测试需求,并将GJB2547A-2012《装备测试性工作通用要求》纳入设计指导,给出了通信设备机内测试系统的架构并完成了硬件平台总体方案的设计。2.基于Xilinx全可编程SOC芯片,完成了BIT（Built-in Test）系统的串行总线协议和BIT主系统中PL（Programmable Logic）的逻辑电路设计,实现了主系统与各测试分系统单元的通信、主系统与上位机的通信以及故障显示等功能。3.针对测试需求中的无源测试点,设计了模拟BITE（Built-in Test Equipment）、中频BITE和射频BITE电路。首先使用8通道ADC对低频和直流信号进行循环监测。然后基于带通采样和正交解调理论,在FPGA中完成了中频调制信号的数字下变频和抽取滤波。最后依据等精度测频原理和TRMS功率测量方法,设计了分频和检波电路,实现了射频信号功率和频率的测量。4.基于IEEE1149.1协议标准,设计了有源测试点的数字BITE测试分系统。覆盖的可测指令包括IDCODE、SAMPLE/PRELOAD、EXTEST、HIGHZ等。同时设计了可模拟故障的待测电路和扫描链路,完成了对数字模块的边界扫描测试控制器的测试功能验证。论文最后使用标准信号源模拟通信设备中的测试点信号,同时通过上位机软件下发测试命令,对所设计的机内测试系统硬件平台进行了全性能指标测试。测试结果表明硬件平台能够稳定工作且各BITE分系统的测试结果均达到指标要求,本文的设计达到预期的目标。
贾春宇[9]（2020）在《可测性技术在机载电路板中的应用研究》文中研究表明随着机载电子设备在航空领域应用的不断拓展,功能日益强大的机载电子设备的复杂程度也在不断提高,这使得其测试难度也随之递增。可测性设计在机载电子设备中的应用使得机载电子设备的测试简单化,减少外部测试设备使用率的同时提高了设备测试的可控性与可观性。因此,如何利用可测性设计技术提高机载电子设备的测试效率、减低测试成本与功耗,成为了当前需要研究与关注的问题。首先,通过对可测性设计方法的介绍,本文认为测试向量是影响测试效率的关键因素,其合理性将直接影响测试准确性、测试效率、测试成本以及测试功耗。其次,针对MSCA算法、等权值算法、和极小权值—极大相异性算法所成测试向量矩阵测试效率低,故障混淆率和误判率高的问题,提出了一种针对测试矩阵的优化方法。实验表明,优化后的测试矩阵有效降低了测试的故障混淆率和误判率,同时减少了测试时间,提高了测试的效率。再次,针对测试向量占据存储空间与传输速度慢的问题,提出了一种基于测试激励向量的编码压缩方式,该方法的应用可以有效降低测试激励向量的长度,压缩向量存储空间。融合了新型编码方法的解码电路,使得数据可以被快速的输入到被测电路扫描链中,从而节省了近37%的存储空间以及约80%的测试时间。最后基于可测性技术中的边界扫描方法设计了测试系统,结合本文提出的两种测试向量优化方式,利用测试系统对机载电路板中提取出的电路进行了互连测试。测试结果显示,系统的测试效率得到有效提升,符合预期。
王赞[10]（2020）在《AVP-DSP芯片的可测性设计》文中认为目前集成电路产业正处在高速发展阶段,芯片的集成度和复杂度越来越高,芯片的测试难度和测试成本也在不断增长,传统的基于穷举的功能测试方法已经无法满足现代集成电路的测试要求,设计高效率低成本的芯片测试结构成为芯片设计领域亟待解决的问题。AVP-DSP芯片是我们开发的一款高性能低功耗的32位浮点型数字处理器芯片,采用了当下应用最广泛的三类可测性技术:扫描测试、边界扫描测试以及内建自测试对AVP-DSP芯片进行了可测性结构设计。首先,对CPU内核和片上外设等数字逻辑电路采用扫描测试设计,共设置了七条扫描链,使用EDA工具DFT Compiler和Tessent分别实现了扫描链的插入和测试向量的生成,测试覆盖率和故障覆盖率达到预期设计目标。然后,为该芯片的板级应用设计了边界扫描测试系统,该测试系统严格遵守IEEE1149.1标准,能执行8条边界扫描测试指令,其中包括一条RUNMBIST指令,通过该指令能启动对存储器SRAM的测试。最后,对该芯片的片上SRAM采用了内建自测试设计,针对March C+算法不能覆盖SRAM所有静态故障的问题,提出了一种新的March算法——March CSC算法,该算法不仅能完全覆盖静态故障,而且测试复杂度较低,仅为22N。为了解决该芯片需要测试两种不同地址深度SRAM的问题,设计了一种新型的存储器内建自测试（MBIST）架构,与传统的MBIST电路相比测试效率高、面积开销小。对AVP-DSP芯片进行的可测性结构设计几乎覆盖了所有数字电路模块,具有故障覆盖率高、面积开销小等优点,为芯片的正常工作提供了有力保障,有一定的工程实用价值,同时March CSC算法和新型MBIST架构等技术手段对芯片可测性设计也有一定的指导意义。
二、Research of Board-Level BIT Technology Based on Boundary-Scan Architecture（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、Research of Board-Level BIT Technology Based on Boundary-Scan Architecture（论文提纲范文）
（1）集成电路芯片安全性自动化检测技术研究（论文提纲范文）
| 摘要 |
| ABSTRCT |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 研究现状 |
| 1.3 研究思路及方案 |
| 1.4 本文主要工作 |
| 1.5 本文的组织结构 |
| 第二章 JTAG技术理论基础 |
| 2.1 IEEE 1149.1标准 |
| 2.2 边界扫描技术原理及基本逻辑结构 |
| 2.2.1 边界扫描逻辑基本结构 |
| 2.2.2 边界扫描测试逻辑寄存器 |
| 2.3 JTAG总线指令扫描原理 |
| 2.3.1 边界扫描指令集 |
| 2.3.2 边界扫描描述语言 |
| 2.4 本章小结 |
| 第三章 集成电路芯片自动化扫描检测平台总体方案设计 |
| 3.1 总体设计架构 |
| 3.2 主要功能模块 |
| 3.3 硬件实物 |
| 3.4 本章小结 |
| 第四章 集成电路芯片测试接口探测研究 |
| 4.1 物理探测方法研究 |
| 4.2 指令探测技术研究 |
| 4.3 数据探测技术研究 |
| 4.4 功能测试验证 |
| 4.4.1 检测未知设备芯片指令寄存器的长度 |
| 4.4.2 JTAG数据寄存器长度扫描 |
| 4.5 本章小结 |
| 第五章 基于JTAG接口的自动化检测技术研究 |
| 5.1 JTAG接口自动化扫描技术原理 |
| 5.2 自动化扫描上位机设计 |
| 5.3 功能测试验证 |
| 5.3.1 识别芯片IDCODE |
| 5.3.2 可选择状态机路径的指令发送 |
| 5.3.3 日志导出功能 |
| 5.3.4 芯片信息库 |
| 5.3.5 文件解析 |
| 5.3.6 脚本执行 |
| 5.3.7 循环指令发送速率测试 |
| 5.4 本章小结 |
| 第六章 基于JTAG接口的侧信道能量波形采集技术研究 |
| 6.1 侧信道信号采集原理研究 |
| 6.2 采集部分设计实现 |
| 6.3 功能测试验证 |
| 6.3.1 能量采集信号示例 |
| 6.3.2 可调节能量分析触发信号的循环指令发送 |
| 6.4 本章小结 |
| 第七章 总结与展望 |
| 参考文献 |
| 致谢 |
（2）一种通信装备Built-In Test技术研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究现状及发展趋势 |
| 1.2.1 机内测试技术研究现状 |
| 1.2.2 边界扫描测试技术研究现状 |
| 1.3 主要研究内容与章节安排 |
| 第二章 通信装备的测试性模型 |
| 2.1 测试性分配概述 |
| 2.1.1 测试性分配的目的与内容 |
| 2.1.2 测试性分配的原则 |
| 2.2 基于故障检测与隔离要求的测试性分配方法 |
| 2.2.1 等值分配法 |
| 2.2.2 按故障率分配法 |
| 2.2.3 综合加权分配法 |
| 2.3 非线性综合加权分配法 |
| 2.3.1 综合影响系数的非线性模型 |
| 2.3.2 指标分配值的非线性模型 |
| 2.4 通信装备的测试性模型 |
| 2.4.1 通信装备系统结构 |
| 2.4.2 通信装备的测试性分配 |
| 2.4.3 一种通信装备的BIT技术指标 |
| 2.5 本章小结 |
| 第三章 机内测试系统硬件平台设计 |
| 3.1 机内测试系统总体架构设计 |
| 3.1.1 通信装备BIT结构设计 |
| 3.1.2 通信装备BIT硬件平台设计方案 |
| 3.2 通信装备BIT主系统设计方案 |
| 3.2.1 通信装备BIT主系统的功能结构 |
| 3.2.2 通信装备BIT主系统数据传输方案 |
| 3.2.3 通信装备BIT主系统逻辑结构设计 |
| 3.3 模拟BIT模块设计 |
| 3.3.1 模拟BIT硬件电路设计 |
| 3.3.2 模拟BIT中FPGA逻辑电路设计 |
| 3.3.3 模拟BIT资源消耗分析 |
| 3.4 射频BIT模块设计 |
| 3.4.1 射频BIT硬件电路设计 |
| 3.4.2 射频BIT中 FPGA逻辑电路设计 |
| 3.4.3 射频BIT资源消耗分析 |
| 3.5 中频BIT模块设计 |
| 3.5.1 中频BIT硬件电路设计 |
| 3.5.2 中频BIT中FPGA逻辑电路设计 |
| 3.5.3 中频BIT资源消耗分析 |
| 3.6 本章小结 |
| 第四章 基于IEEE1149.1的数字BIT设计 |
| 4.1 边界扫描测试的基本原理 |
| 4.1.1 JTAG接口和TAP状态控制器 |
| 4.1.2 指令寄存器和测试指令集 |
| 4.1.3 数据寄存器和边界扫描单元 |
| 4.2 数字BIT硬件电路设计 |
| 4.3 数字BIT中FPGA逻辑电路设计 |
| 4.3.1 数字BIT命令帧结构 |
| 4.3.2 TMS信号的生成逻辑 |
| 4.3.3 TDI输出逻辑与TDO接收逻辑 |
| 4.4 数字BIT资源消耗分析 |
| 4.5 本章小结 |
| 第五章 测试与验证 |
| 5.1 测试与验证环境介绍 |
| 5.2 各分系统BIT测试功能验证 |
| 5.2.1 射频BIT测试 |
| 5.2.2 中频BIT测试 |
| 5.2.3 数字BIT测试 |
| 5.2.4 模拟BIT测试 |
| 5.3 各分系统BIT功耗测试 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
（3）基于边界扫描测试链路的故障注入软件设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 故障注入研究现状 |
| 1.2.1 故障注入国内外发展现状 |
| 1.2.2 故障注入的分类 |
| 1.3 本文的主要工作与内容 |
| 1.4 论文的结构安排 |
| 第二章 故障注入需求分析与总体设计 |
| 2.1 故障注入需求分析 |
| 2.2 故障注入软件技术平台介绍 |
| 2.3 故障注入软件总体方案设计 |
| 2.4 工程管理设计 |
| 2.5 本章小结 |
| 第三章 故障注入信息处理模块设计与实现 |
| 3.1 BSDL文件解析与处理 |
| 3.1.1 边界扫描描述语言介绍 |
| 3.1.2 边界扫描文件封装 |
| 3.1.3 BSDL文件解析处理模块 |
| 3.2 网表文件解析与处理 |
| 3.2.1 网表文件介绍 |
| 3.2.2 网表文件处理与封装模块设计 |
| 3.3 本章小结 |
| 第四章 边界扫描测试链路模块设计与实现 |
| 4.1 透明元件模型设计与实现 |
| 4.2 数据库模型设计 |
| 4.2.1 数据库模型建立 |
| 4.2.2 数据库表的设计 |
| 4.3 边界扫描测试链路生成模块 |
| 4.3.1 边界扫描测试链路简介 |
| 4.3.2 边界扫描测试链路生成模块设计 |
| 4.4 本章小结 |
| 第五章 故障注入模块设计与实现 |
| 5.1 电路网络状态 |
| 5.1.1 电路网络状态分类 |
| 5.1.2 可测网络区分算法 |
| 5.2 基于边界扫描测试链路的故障注入模块设计 |
| 5.3 故障注入点优化模块 |
| 5.3.1 有限制的短路故障模型 |
| 5.3.2 PCB报表文件 |
| 5.4 本章小结 |
| 第六章 软件测试与验证 |
| 6.1 被测数字雷达电路板 |
| 6.2 文件处理模块测试 |
| 6.3 透明元件与边界扫描链路模块测试 |
| 6.4 故障注入验证 |
| 6.4.1 测试系统介绍 |
| 6.4.2 故障注入验证 |
| 6.4.3 故障注入优化的验证 |
| 6.5 本章小结 |
| 第七章 全文总结与展望 |
| 7.1 论文总结 |
| 7.2 课题展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（4）数模混合电路边界扫描测试软件的设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 数字电路边界扫描测试技术现状 |
| 1.2.2 数模混合芯片AD/DA测试技术现状 |
| 1.2.3 测试向量生成与优化方法研究现状 |
| 1.2.4 国内外数字边界扫描测试软件概况 |
| 1.3 研究内容及结构安排 |
| 1.3.1 研究内容 |
| 1.3.2 结构安排 |
| 第二章 软件整体分析与设计 |
| 2.1 测试系统整体方案介绍 |
| 2.2 软件开发平台介绍 |
| 2.3 软件总体方案设计 |
| 2.3.1 软件需求分析 |
| 2.3.2 软件结构设计 |
| 2.3.3 工程配置文件设计 |
| 2.3.4 用户图形界面设计 |
| 2.4 本章小结 |
| 第三章 测试文件解析模块设计 |
| 3.1 扫描链路与可测网络理论基础 |
| 3.2 测试文件解析方法研究 |
| 3.2.1 提取测试文件信息 |
| 3.2.1.1 网表文件 |
| 3.2.1.2 BSDL文件 |
| 3.2.1.3 PCB报表文件 |
| 3.2.2 生成扫描链路 |
| 3.2.3 获取可测网络 |
| 3.3 软件设计与实现 |
| 3.3.1 导入测试文件 |
| 3.3.2 解析测试文件 |
| 3.4 本章小结 |
| 第四章 数字电路诊断模块设计与实现 |
| 4.1 互连测试的理论基础 |
| 4.1.1 基本概念 |
| 4.1.2 基本定理 |
| 4.2 测试向量生成算法的优化 |
| 4.2.1 算法的改进思路 |
| 4.2.2 基于遗传算法的结构测试向量生成算法 |
| 4.2.2.1 建立有限制故障模型 |
| 4.2.2.2 构造故障集 |
| 4.2.2.3 适应度函数 |
| 4.2.2.4 利用遗传算法生成测试向量 |
| 4.2.3 仿真实例 |
| 4.2.4 算法性能分析 |
| 4.3 软件设计与实现 |
| 4.3.1 测试向量生成算法实现 |
| 4.3.2 测试结果分析与处理 |
| 4.4 本章小结 |
| 第五章 数模混合芯片AD/DA诊断模块设计与实现 |
| 5.1 数模混合芯片AD/DA边界扫描测试方案 |
| 5.1.1 ADC测试方案 |
| 5.1.2 DAC测试方案 |
| 5.2 AD/DA测试向量生成算法 |
| 5.2.1 ADC的测试向量生成算法 |
| 5.2.2 DAC的测试向量生成算法 |
| 5.3 软件设计与实现 |
| 5.3.1 测试向量生成算法实现 |
| 5.3.2 测试结果分析与处理 |
| 5.4 本章小结 |
| 第六章 软件测试与验证 |
| 6.1 硬件平台介绍 |
| 6.2 软件功能测试 |
| 6.2.1 测试文件解析模块 |
| 6.2.2 数字电路诊断模块 |
| 6.2.3 数模混合芯片AD/DA诊断模块 |
| 6.3 软件容错性测试 |
| 6.4 本章小结 |
| 第七章 总结与展望 |
| 7.1 全文总结 |
| 7.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（5）基于软硬件协同设计的车牌识别SoC系统（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外发展现状 |
| 1.2.1 车牌识别算法发展现状 |
| 1.2.2 车牌识别系统平台发展现状 |
| 1.3 主要工作与文章架构 |
| 第二章 车牌识别SoC系统架构 |
| 2.1 车牌识别系统工作流程 |
| 2.2 软硬件协同设计技术 |
| 2.2.1 软硬件协同设计流程 |
| 2.2.2 软硬件模块划分原则 |
| 2.2.3 软硬件协同设计优点 |
| 2.3 车牌识别系统软硬件模块划分 |
| 2.4 系统架构 |
| 2.5 本章小结 |
| 第三章 车牌识别系统中的硬件设计 |
| 3.1 基于深度流水线的图像预处理硬件加速器设计 |
| 3.1.1 灰度处理 |
| 3.1.1.1 算法原理 |
| 3.1.1.2 硬件实现 |
| 3.1.2 中值滤波 |
| 3.1.2.1 算法原理 |
| 3.1.2.2 硬件实现 |
| 3.1.3 图像增强 |
| 3.1.3.1 算法原理 |
| 3.1.3.2 硬件实现 |
| 3.1.4 二值化处理 |
| 3.1.4.1 算法原理 |
| 3.1.4.2 硬件实现 |
| 3.1.5 仿真结果 |
| 3.2 基于卷积神经网络硬件加速器的字符识别模块设计 |
| 3.2.1 卷积神经网络基础 |
| 3.2.2 改进的LeNet-5模型 |
| 3.2.3 CNN硬件设计基础 |
| 3.2.4 卷积层设计 |
| 3.2.5 池化层设计 |
| 3.2.6 全连接层设计 |
| 3.2.7 分类器设计 |
| 3.2.8 仿真结果 |
| 3.3 本章小结 |
| 第四章 车牌识别系统中的软件设计 |
| 4.1 车牌定位 |
| 4.1.1 车牌区域提取 |
| 4.1.1.1 边缘检测 |
| 4.1.1.2 数学形态学滤波 |
| 4.1.1.3 连通域标记 |
| 4.1.1.4 先验知识筛选 |
| 4.1.2 倾斜校正 |
| 4.1.3 车牌边界定位 |
| 4.2 字符分割 |
| 4.2.1 车牌类型区分 |
| 4.2.2 车牌统一化 |
| 4.2.3 模板分割 |
| 4.2.4 字符标准化 |
| 4.3 本章小结 |
| 第五章 车牌识别SoC系统板级测试 |
| 5.1 硬件平台 |
| 5.2 测试工程 |
| 5.3 系统测试 |
| 5.3.1 功能测试 |
| 5.3.2 性能测试 |
| 5.3.3 资源消耗 |
| 5.4 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（6）基于FPGA的主板状态监测装置设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 本课题的研究进展 |
| 1.2.1 国外研究进展 |
| 1.2.2 国内研究现状 |
| 1.3 本课题主要研究内容及结构安排 |
| 第2章 状态监控装置需求分析与关键技术 |
| 2.1 需求分析 |
| 2.2 使用的主要技术及芯片介绍 |
| 2.2.1 JTAG规范 |
| 2.2.2 Xilinx Zynq-7000系列片上系统 |
| 2.2.3 OpenOCD (Open On-Chip Debugger) |
| 2.3 使用的开发工具介绍 |
| 2.3.1 Xilinx Vivado开发套件 |
| 2.3.2 嵌入式Linux开发套件PetaLinux |
| 2.4 小结 |
| 第3章 状态监控装置方案设计与实现 |
| 3.1 状态监控装置的整体方案设计 |
| 3.1.1 基础开发环境搭建 |
| 3.1.2 状态监控装置总体设计 |
| 3.2 状态监控装置整体方案实现 |
| 3.2.1 使用Vivado进行FPGA功能实现 |
| 3.2.2 使用PetaLinux生成启动文件 |
| 3.2.3 Xilinx Zynq-7000硬件平台实现 |
| 3.3 小结 |
| 第4章 状态监控装置性能与功能验证 |
| 4.1 测试环境介绍 |
| 4.2 电气性能验证 |
| 4.2.1 时钟信号测试 |
| 4.2.2 上电时序测试 |
| 4.2.3 功耗测试 |
| 4.3 应用功能验证 |
| 4.3.1 处理器调试模式和系统管理网络功能验证 |
| 4.3.2 Scan Dump功能验证 |
| 4.3.3 Memory Dump功能验证 |
| 4.3.4 DBGU＿SOC功能验证 |
| 4.3.5 DBGU＿CCX功能验证 |
| 4.4 实际状态监控案例介绍 |
| 4.5 小结 |
| 第5章 结论与展望 |
| 5.1 全文总结 |
| 5.2 下一步工作展望 |
| 参考文献 |
| 致谢 |
| 作者简历 |
（7）一种通信设备机内测试系统的软件设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 选题背景及研究意义 |
| 1.2 国内外技术研究现状 |
| 1.2.1 BIT技术发展现状 |
| 1.2.2 边界扫描技术发展现状 |
| 1.3 论文主要研究内容及章节安排 |
| 第二章 机内测试系统总体方案设计 |
| 2.1 机内测试系统硬件平台介绍 |
| 2.2 机内测试系统软件需求分析 |
| 2.2.1 测试数据处理需求分析 |
| 2.2.2 数字BIT集成电路边界扫描测试需求分析 |
| 2.2.3 模拟BIT电路的信号参数测量需求分析 |
| 2.2.4 仪器控制命令需求分析 |
| 2.3 机内测试系统软件方案设计 |
| 2.3.1 软件功能模块划分 |
| 2.3.2 软件测试流程 |
| 2.3.3 多线程设计 |
| 2.3.4 软件界面总体布局 |
| 2.4 本章小结 |
| 第三章 数字BIT集成电路边界扫描测试设计 |
| 3.1 边界扫描测试技术的基本原理 |
| 3.2 数字BIT集成电路测试整体方案设计 |
| 3.3 BSDL文件信息的提取与处理 |
| 3.3.1 BSDL文件简介 |
| 3.3.2 BSDL文件处理 |
| 3.4 网表文件信息的提取与处理 |
| 3.4.1 网表文件简介 |
| 3.4.2 网表文件处理 |
| 3.5 构建边界扫描链路 |
| 3.6 生成互联测试矢量 |
| 3.7 测试故障分析 |
| 3.8 本章小结 |
| 第四章 模拟BIT电路的信号参数测量设计 |
| 4.1 低频BIT电路的信号参数测量 |
| 4.1.1 低频BIT电路的交流电压测量 |
| 4.1.2 低频BIT电路的直流电压测量 |
| 4.2 射频BIT电路的频率、功率测量 |
| 4.3 中频BIT电路的信号调制参数测量 |
| 4.3.1 中频AM信号的调制参数测量 |
| 4.3.2 中频FM信号的调制参数测量 |
| 4.4 本章小结 |
| 第五章 机内测试系统软件设计 |
| 5.1 软件界面功能模块设计 |
| 5.1.1 测量/测试数据接收处理 |
| 5.1.2 线程通信 |
| 5.1.3 仪器控制命令设计 |
| 5.1.4 软件界面设计 |
| 5.2 仪器远程数据传输控制 |
| 5.3 本章小结 |
| 第六章 机内测试系统软件测试与验证 |
| 6.1 实验环境介绍 |
| 6.2 射频BITE功能验证 |
| 6.3 中频BITE功能验证 |
| 6.4 模频BITE功能验证 |
| 6.5 数字BITE功能验证 |
| 6.6 本章小结 |
| 第七章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录1 |
| 附录2 |
（8）一种通信设备机内测试系统的硬件电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.2.1 机内测试技术的发展现状 |
| 1.2.2 边界扫描测试技术的发展现状 |
| 1.3 主要研究内容与章节安排 |
| 第二章 机内测试系统硬件总体方案设计 |
| 2.1 机内测试系统的设计流程 |
| 2.2 通信设备结构和机内测试需求分析 |
| 2.2.1 通信设备的电路结构 |
| 2.2.2 通信设备的机内测试需求分析 |
| 2.3 机内测试系统硬件平台整体设计方案 |
| 2.3.1 机内测试系统参数和工作模式 |
| 2.3.2 机内测试系统的结构设计 |
| 2.3.3 机内测试系统硬件平台设计方案 |
| 2.4 BIT主系统的设计方案 |
| 2.4.1 BIT主系统的功能模块结构 |
| 2.4.2 主控制器方案与器件选型 |
| 2.4.3 BIT主系统的数据传输方案 |
| 2.4.4 BIT主系统的逻辑电路设计 |
| 2.5 本章小结 |
| 第三章 模拟信号的机内测试设计与实现 |
| 3.1 模拟BITE测试模块设计 |
| 3.1.1 模拟BITE硬件电路设计 |
| 3.1.2 FPGA的逻辑电路设计 |
| 3.2 中频BITE测试模块设计 |
| 3.2.1 正交调制解调理论研究 |
| 3.2.2 中频BITE电路设计方案 |
| 3.2.3 数字下变频和抽取滤波 |
| 3.3 射频BITE测试模块设计 |
| 3.3.1 功率和频率测量方法研究 |
| 3.3.2 射频BITE硬件电路设计 |
| 3.3.3 FPGA的逻辑电路设计 |
| 3.4 本章小结 |
| 第四章 数字电路的边界扫描测试设计与实现 |
| 4.1 边界扫描测试技术的基本原理 |
| 4.2 JTAG端口的电路结构 |
| 4.2.1 TAP和 TAP控制器 |
| 4.2.2 指令寄存器与测试指令集 |
| 4.2.3 数据寄存器和边界扫描单元 |
| 4.2.4 JTAG端口的BSDL描述 |
| 4.3 数字电路测试整体设计方案 |
| 4.3.1 数字BITE测试模块电路 |
| 4.3.2 测试链路及网表输出 |
| 4.4 数字BITE模块逻辑设计 |
| 4.4.1 数字测试命令结构设计 |
| 4.4.2 BST控制器的TMS信号生成 |
| 4.4.3 TDI信号生成和TDO信号存储 |
| 4.5 本章小结 |
| 第五章 测试与验证 |
| 5.1 测试与验证实验环境介绍 |
| 5.2 BIT系统串行总线逻辑验证 |
| 5.2.1 BIT主系统逻辑验证 |
| 5.2.2 BIT分系统数据收发逻辑验证 |
| 5.3 BITE模块逻辑验证与指标测试 |
| 5.3.1 模拟BITE测试与验证 |
| 5.3.2 数字BITE测试与验证 |
| 5.3.3 中频BITE测试与验证 |
| 5.3.4 射频BITE测试与验证 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（9）可测性技术在机载电路板中的应用研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 选题背景与研究意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作和结构安排 |
| 1.3.1 主要工作 |
| 1.3.2 论文结构安排 |
| 第二章 可测性设计技术 |
| 2.1 可测性概念 |
| 2.2 可测性设计 |
| 2.3 可测性设计分类 |
| 2.3.1 扫描设计 |
| 2.3.2 内建自测试 |
| 2.3.3 边界扫描设计 |
| 2.4 小结 |
| 第三章 基于可测试性技术的测试矩阵优化研究 |
| 3.1 常规测试向量矩阵生成算法 |
| 3.1.1 MCSA算法生成测试矩阵 |
| 3.1.2 等权值抗误判算法生成测试矩阵 |
| 3.1.3 极小权值-极大相异性算法产生测试矩阵 |
| 3.2 测试向量矩阵优化算法 |
| 3.2.1 优化方法 |
| 3.2.2 优化方法可行性 |
| 3.3 实验验证 |
| 3.4 小结 |
| 第四章 基于测试向量的分组与编码方法 |
| 4.1 测试向量编码技术发展现状 |
| 4.2 基于测试激励向量的分组与编码方法 |
| 4.2.1 测试激励向量的分组 |
| 4.2.2 测试激励向量编码方法 |
| 4.3 解码电路结构设计 |
| 4.4 验证分析 |
| 4.5 小结 |
| 第五章 基于可测性技术的测试系统设计 |
| 5.1 系统架构及功能描述 |
| 5.2 系统硬件设计 |
| 5.2.1 测试底板设计 |
| 5.2.2 适配器设计 |
| 5.2.3 边界扫描控制器设计 |
| 5.2.4 通信接口设计 |
| 5.3 软件设计 |
| 5.3.1 软件架构设计 |
| 5.3.2 界面设计 |
| 5.3.3 电路文件解析设计 |
| 5.4 系统测试 |
| 5.4.1 测试前准备 |
| 5.4.2 完备性测试 |
| 5.4.3 互连测试 |
| 5.5 小结 |
| 第六章 结束语 |
| 6.1 本文结论 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 硕士期间学术成果 |
（10）AVP-DSP芯片的可测性设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景 |
| 1.2 课题研究现状 |
| 1.3 论文组成结构 |
| 第2章 AVP-DSP芯片测试系统的架构设计 |
| 2.1 AVP-DSP芯片架构介绍 |
| 2.2 AVP-DSP芯片测试系统的整体方案 |
| 2.2.1 AVP-DSP芯片可测性设计总体规划 |
| 2.2.2 AVP-DSP芯片测试系统的架构设计 |
| 2.3 本章小结 |
| 第3章 AVP-DSP芯片扫描测试的设计 |
| 3.1 扫描测试的工作原理 |
| 3.2 AVP-DSP芯片全扫描结构设计 |
| 3.2.1 扫描单元选择 |
| 3.2.2 引脚定义及引脚复用设计 |
| 3.2.3 扫描链插入 |
| 3.3 测试向量生成 |
| 3.3.1 故障模型介绍 |
| 3.3.2 测试生成原理 |
| 3.3.3 测试向量自动生成 |
| 3.4 扫描测试的仿真验证 |
| 3.5 本章小结 |
| 第4章 AVP-DSP芯片边界扫描测试的设计 |
| 4.1 边界扫描结构的引脚介绍 |
| 4.2 边界扫描结构各个模块的设计 |
| 4.2.1 TAP控制器 |
| 4.2.2 测试数据寄存器 |
| 4.2.3 测试指令 |
| 4.2.4 指令寄存器 |
| 4.2.5 指令译码器 |
| 4.3 边界扫描测试指令功能验证 |
| 4.4 本章小结 |
| 第5章 AVP-DSP芯片中SRAM的可测性设计 |
| 5.1 SRAM的故障模型与故障分类 |
| 5.1.1 SRAM基本结构 |
| 5.1.2 SRAM的故障模型 |
| 5.1.3 SRAM的故障分类 |
| 5.2 SRAM测试算法研究 |
| 5.2.1 常见SRAM测试算法的分析 |
| 5.2.2 March CSC算法的提出 |
| 5.3 MBIST电路设计及功能验证 |
| 5.3.1 一种新型MBIST架构的提出 |
| 5.3.2 mb_controller模块的设计 |
| 5.3.3 mbist_alg模块的设计 |
| 5.3.4 MBIST电路的芯片级功能验证 |
| 5.3.5 MBIST电路逻辑综合 |
| 5.4 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
四、Research of Board-Level BIT Technology Based on Boundary-Scan Architecture（论文参考文献）
- [1]集成电路芯片安全性自动化检测技术研究[D]. 武海龙. 北京邮电大学, 2021(01)
- [2]一种通信装备Built-In Test技术研究与实现[D]. 张玮琦. 电子科技大学, 2021(01)
- [3]基于边界扫描测试链路的故障注入软件设计与实现[D]. 程杰. 电子科技大学, 2021(01)
- [4]数模混合电路边界扫描测试软件的设计与实现[D]. 王原. 电子科技大学, 2021(01)
- [5]基于软硬件协同设计的车牌识别SoC系统[D]. 孟令康. 电子科技大学, 2021(01)
- [6]基于FPGA的主板状态监测装置设计与实现[D]. 刘建文. 中国科学院大学(中国科学院大学人工智能学院), 2020(04)
- [7]一种通信设备机内测试系统的软件设计[D]. 钟秋霞. 电子科技大学, 2020(07)
- [8]一种通信设备机内测试系统的硬件电路设计[D]. 田肖. 电子科技大学, 2020(07)
- [9]可测性技术在机载电路板中的应用研究[D]. 贾春宇. 中国民航大学, 2020(01)
- [10]AVP-DSP芯片的可测性设计[D]. 王赞. 湖南大学, 2020(07)